AMD contraataca

[Sknight]

AMD empleará tecnología de 65 nm. en la fabricación de los nuevos microprocesado res, aunque los ingenieros de la compañía afirman haber optimizado esta microarquitect ura para sacar el máximo partido a frecuencias de integración aún mayores. De hecho, su último roadmap revela que pretenden introducir la tecnología de 45 nm. en el proceso de fabricación masiva de chips durante el segundo semestre de 2008. No obstante, las mejoras no acaban aquí. Y es que también han retocado algunos bloques funcionales que ya estaban muy depurados en los Athlon 64, lo que revela el esfuerzo que han hecho para poner a punto la que sin duda será su microarquitect ura más sofisticada. Entre estas innovaciones destacan los nuevos algoritmos de predicción de bifurcaciones, las instrucciones de carga superescalar, la posibilidad de realizar hasta 4 operaciones en coma flotante con doble precisión por ciclo de reloj, las adiciones al repertorio SSE (EXTRQ/INSERTQ, MOVNTSD/MOVNTSS), etc.

Por otra parte, los nuevos «micros» incorporarán tres niveles de caché organizados de la siguiente forma: 64 Kbytes L1 (para cada núcleo), 512 Kbytes L2 (también para cada uno de los núcleos) y 2 Mbytes de caché L3 compartida. Como puede observarse, los ingenieros de AMD se han decantado por una caché de nivel 2 dedicada para cada núcleo, mientras que Intel utiliza una memoria compartida en sus Core 2 Duo y Extreme. Según los responsables de la firma de Sunnyvale esta decisión les permitirá reducir los conflictos que provocan las cachés compartidas en este subnivel, así como minimizar la latencia. De todas formas, la caché L3 de los chips Quad-Core sí será compartida. Sobre el papel resulta muy difícil predecir qué política proporcionará los mejores resultados, por lo que tendremos que esperar hasta que podamos diseccionar en nuestro Laboratorio las primeras muestras que nos haga llegar AMD para emitir un veredicto definitivo.

La microarquitect ura Quad-Core de AMD ha sido concebida para ser utilizada únicamente en los futuros procesadores con cuatro núcleos de la compañía, lo que no deja lugar a dudas acerca de su elevado nivel de optimización. Aunque todo parece indicar que la familia Opteron será la primera en recibir esta implementación, nosotros estamos convencidos de que llegará al mercado de consumo a lo largo del primer semestre de 2007. No obstante, los responsables de la firma aún no han soltado prenda al respecto, por lo que estaremos atentos a los anuncios que con toda probabilidad se producirán a corto y medio plazo.

Este diseño promete aventajar notablemente a sus predecesores en el parámetro que se utiliza actualmente para evaluar microprocesado res: el rendimiento por vatio. Para lograrlo ha sido necesario introducir mejoras en cuatro apartados clave de la microarquitect ura. El primero de ellos es la tecnología de fabricación, un proceso en el que en adelante se emplearán transistores más rápidos avalados por una fuga de corriente inferior a la actual, lo que permitirá reducir el consumo de los chips y el calor disipado. Además, el controlador de memoria seguirá estando integrado en el núcleo en vez de formar parte del northbridge, lo que representa un ahorro máximo de 22 vatios si se compara con el consumo de algunos chipsets para soluciones de Intel. Esta decisión de diseño tiene otra importante consecuencia muy positiva: la latencia del subsistema de memoria principal se reduce sensiblemente.

Por otra parte, la próxima generación de la tecnología PowerNow! contempla el uso de un algoritmo de gestión capaz de reducir el consumo de cada núcleo de forma dinámica hasta en un 75% en función de la carga de trabajo a la que esté siendo sometido. Y, por último, cada núcleo estará comunicado con el resto a través de enlaces dedicados de alto rendimiento.